Tau Scaling:华为突破美国制裁的激进芯片架构方案
数十年来,半导体行业一直依赖“摩尔定律”(Moore’s Law)发展,也就是通过缩小晶体管尺寸,在更小芯片中塞入更多运算能力,同时提升效率。然而,当行业迈向3纳米甚至更先进制程时,芯片制造商正越来越受到物理极限、复杂度提升以及制造成本高涨的限制。 与此同时,由于持续受到美国制裁,华为被迫探索替代方案,因为制裁切断了该公司取得西方先进芯片制造技术,以及台积电(TSMC)等领先晶圆代工厂资源的渠道。 尽管面临这些限制,华为如今似乎认为,已找到一种潜在突破方式,借助完全不同的芯片架构设计来缩小差距。 华为近日在上海举行的2026年IEEE国际电路与系统研讨会(ISCAS 2026)上,公布名为“Tau(τ)Scaling Law”的新理论,以及全新芯片架构“LogicFolding”。 不同于传统聚焦于缩小晶体管尺寸,华为转而专注于缩短芯片内部的“时间常数(time constant)”,以提升整体运算性能与效率。 简单来说,华为希望通过减少信号延迟、缩短信号传输路径,让芯片在数据处理与数据移动上更高效,而不是单纯依赖越来越昂贵的先进光刻技术。因此,华为声称,即使使用现有制造技术,也能榨出更高性能。 根据华为说法,这套架构未来有望在2031年前实现“相当于1.4纳米”的性能表现。不过,这并不代表华为真的能生产1.4纳米芯片。 相反地,华为强调,即使继续使用5纳米或7纳米等级等较成熟制程,依然能够达到类似的晶体管密度与性能表现。 外界认为,这对华为而言可能是重大突破,因为目前美国制裁严格限制其取得先进半导体制造技术,尤其是三星与台积电等领先厂商所使用的EUV极紫外光刻机。 华为表示,其LogicFolding设计提供涵盖半导体元件、电路、芯片以及系统层级的多层次协同优化。 在元件层级,华为称其优化了晶体管与互连结构中的电阻与寄生电容,以在物理层降低时间常数τ。 在电路层级,LogicFolding架构打破传统电路布局界限,大幅缩短关键路径布线。华为表示,这可降低信号传播过程中的电阻与电容负载,同时提高晶体管密度与电路性能。 在芯片层级,华为称其采用涵盖软件、架构与硅晶片的全栈协同设计,实现以工作负载驱动的指令与数据流控制,从而提升并行处理能力与效率。 至于系统层级,华为表示,其UnifiedBus互连协议可实现统一内存寻址与原生内存语义,以降低不同计算系统之间的通信延迟。 华为还声称,过去6年已基于Tau Scaling相关概念,设计并量产381款芯片。 ...









